閘級模擬能找出 RTL 模擬遺漏的功能性與時序錯誤，但執行速度往往令人卻步。本文分享 Northrop Grumman 於 CadenceLIVE Boston 2023 發表的實戰經驗：如何透過平移代理時脈解決測試平台時序違規、以包裝層與 SystemVerilog configuration 為模型加入時序、用中斷點處理隨機重置，並運用 Xcelium Multi-Core 讓區塊模擬提速 4.2 倍、四十六小時的測試縮短至十一小時。