Palladium 硬體模擬全新超高速除錯方案：Verisium Debug

Cadence Blog

驗證工程師持續回報，驗證總工程時間中高達 70% 消耗在除錯上，尤其是在仰賴多家供應商各自為政的工具時。為協助解決這項除錯挑戰，Cadence 推出 Verisium Debug，這是第一個、也是唯一一個與所有 Palladium 平台全面整合的除錯解決方案。早期採用者已經受惠於多項進階能力，包括波形產生速度提升 2 倍、資料庫縮小 5 倍，以及更快的波形匯入效能，這些都由 FullVision 3.0 技術驅動。

以 Palladium 平台與 Verisium Debug 簡化硬體模擬工作流程

Palladium 平台提供高效能硬體模擬（emulation），實現快速且有效率的硬體驗證。它以無與倫比的速度與擴充性，支援早期軟硬體協同驗證（HW/SW co-verification）、系統驗證與功耗分析。此平台支援廣泛的應用情境，為追求快速開發週期與完整系統驗證的設計者，確保充分的彈性與生產力。Verisium Debug 是進階的 AI 驅動除錯解決方案，旨在簡化並強化跨 Cadence 各驗證引擎的除錯流程。其特色包括無縫的統一 GUI、AI 驅動的根因分析（root cause analysis）、加速的波形載入，以及可用於客製化應用的豐富 Python API。此方案涵蓋測試平台、RTL、閘級、硬體模擬等多元除錯需求。Palladium 平台現已與 Verisium Debug 整合，並由 FullVision 3.0 技術驅動，以更快的波形產生、更小的資料庫與更高的效率，徹底改變除錯工作流程。Palladium 硬體模擬與 Verisium Debug 的 IXCOM 統一編譯，在硬體模擬與除錯之間提供一致的設計階層，消除差異、簡化工作流程，且無需額外的編譯腳本來準備除錯資料庫，大幅提升使用體驗。Palladium 平台與 Verisium Debug 攜手，為硬體模擬除錯的效能、易用性與效率樹立全新標準。

主要效益

Verisium Debug 為 Palladium 硬體模擬帶來的主要效益包括：

• FullVision 3.0 提供 2 倍的波形產生能力、將波形資料庫縮小 5 倍，並提供更快的波形匯入效能。

• IXCOM-Sage 編譯流程簡化了硬體模擬與除錯資料庫的編譯程序。

• 更新後的 Sage 資料庫維持硬體模擬與除錯作業之間的一致性，並具備處理大型設計的擴充能力。

Cadence 系統驗證事業群研發部門企業副總裁 Ziyad Hanna 博士強調這項全新整合的效益：「SoC 日益攀升的複雜度，提高了對有效除錯的要求。除錯周轉時間是 IC 驗證流程中的關鍵。這次的整合讓 Verisium Debug 使用者的波形產生速度倍增、資料庫縮小 5 倍，並加快波形匯入效能。這些改善大幅提升了 Palladium 使用者的除錯效率，而全面的整合更確保流暢、輕鬆的除錯體驗。」

領先的 NAND 儲存解決方案供應商群聯電子（Phison），已透過將 Verisium Debug 納入其流程，從 Palladium 硬體模擬獲得可觀效益。群聯電子研發副總 Vincent Cheng 表示：「將 Verisium Debug 與 Palladium 平台整合，徹底改變了我們的硬體模擬除錯流程，帶來前所未有的效率，並簡化了我們的工作流程。」