Virtuoso Studio：Excellent XL – 運用 Analyzer 分析並修復連接性問題

Cadence Blog / Sucharita Mehta

Cadence 全新的 AI 驅動客製化設計解決方案 Virtuoso Studio，匯聚了 Cadence 30 年的產業知識與領導地位，提供創新功能、重新打造的基礎架構以實現無可比擬的生產力，以及超越傳統設計疆界的全新整合層次。

在本系列部落格文章中，您將了解最頂尖的類比設計工具如何再進化，協助您從容應對嚴峻的設計挑戰。連接性（connectivity）問題並非總是顯而易見。工具回報的開路（open）、短路（short）或階層違規（hierarchical violation），可能指向真正的問題，也可能是由設計意圖、階層架構或萃取可見度（extraction visibility）所導致的預期狀況。能否分辨兩者的差異，是讓設計保持乾淨、並有信心持續推進的關鍵。

自動修復回報的問題

在 Virtuoso Layout Suite 中，連接性分析器（connectivity analyzer）可協助您分析工具回報的連接性標記（marker），並在適當情況下引導您直接在工具內套用修復。針對每一個回報的標記，工具會協助判斷該違規屬於預期或非預期的狀況。您可以在 Annotation Browser 中選取回報的連接性標記並進行分析，以了解該違規被標示的原因，以及它究竟是真正的問題，還是預期中的狀況。

操作方式為：點選標記描述中的 analyze 連結，或在標記上按滑鼠右鍵並選擇 analyze marker。分析完成後，標記描述會更新為詳細的分析結果，並在適用時加入修復器（fixer）連結，直接引導您執行建議的修復動作。

當違規屬於非預期狀況時，連接性分析器會建議對應的修復器。選取修復器即可解決該問題，並在必要時將覆寫規則加入連接性覆寫檔（connectivity overrides file）。接著，工具會視需要重新萃取連接性標記，且這些覆寫規則會在後續的萃取作業及新建的 cellview 中持續套用。

支援的連接性問題與修復方式

當萃取過程中的圖形可見度（shape visibility）不足時，可能會回報開路標記。分析後，工具會提供修復器，加入萃取停止層級（extract stop level）覆寫，藉此擴大圖形可見度，消除誤報的開路違規。

短路標記可能肇因於元件實例端子（instance terminal）的連接性指派錯誤。分析後，工具會找出造成短路的路徑，並提供修復器，將實例端子重新指派至正確的網路（net），同時在佈局畫布（layout canvas）上定位短路位置。

當頂層網路與內部網路之間存在連接時，工具會回報非法階層連接（illegal hierarchical connection）標記。若該連接屬於設計意圖，分析後會提供修復器，加入覆寫規則以忽略對應的階層圖形連接性。

當 must-connect-all-pins 端子的各接腳之間不存在實體連接時，工具會回報 must-connect-all-pins 未完成標記。分析功能會說明問題成因，並提供修復器加入端子覆寫，在重新萃取時解決該標記。有信心地維持連接性乾淨無虞連接性分析器能協助區分預期與非預期的連接性問題，並直接在佈局環境中提供針對性的修復方案。此方法簡化了分析流程、減少不必要的人工介入，並在維持正確連接性的同時，完整保留設計意圖。